- common_what5.gif (17.03 KiB) Pogledano 6182 put/a.
Originalna shema u gornjem lijevom uglu je precrtana tako da su Vdd i RL s desne strane. Za pusk-pull izvedbu potrebna su nam dva ovakva sklopa.
Slijedeci je korak, srednji stupac chema, zamjena mjesta RL i Vdd u gornjem slijedilu, sto zapravo pomice 'DC offset' ali ne mijenja nista sto se tice napona na RL. Sada je moguce stopiti gornji i donji RL, sto se vidi na shemama na desno (jedna malo drugacija transformacija bi rezultirala circlotronom). Da bi se osigurao push-pull rad, potrebno je jos okrenuti fazu jednog od ulaznih signala slijedila, to je napravljeno za gornje slijedilo - i time dobivamo shemu iz prethodnog mog posta. Eto je ponovo i ovdje:
- common_what4a.gif (14.03 KiB) Pogledano 6182 put/a.
Dodao sam i neke napone koji bi se tipicno pojavili u realnom sklopu, zelenom bojom. Vdd = Vop = Von = 60V, Vbias=8V. Plavom bojom su na drainovima MOSFET diferencijala oznaceni opsezi napona koji se pojavljuju za puni hod izlaznog napona, iz cega se moze dobiti ideja o potrebnim naponiva Vdp i Vdn. Crvenom bojom je oznacen Vdg VFET-a sto je zapravo ulazni napon u gornju i donju polovicu sklopa.
Sama komponenta Vbias + Vdd je zapravo 'strujni offset' koji se dobiva iz razlike struja (Ibias1)/2 - Ibias2, kao i na prosloj shemi. Naravno, vrijednosti otpora Rdgu i Rdgl te struja moraju biti odredjene tako da daju potrebnu DC komponentu i hod stuje u diferencijalnom driveru takav da na Rdgu i Rdgl stvara padove napona dovoljne za puni hod izlaznog napona (plave brojke). Isnose zapravo nije tesko izracunati - pogledajmo to kroz primjer clippinga. U tom je slucaju na jednom VFET-u napon priblizno nula, sto znaci da je VFET maksimalno vodljiv, i Vgs mu je nula ili blago pozitivan, tako da cak ide u rezim struje gate-a, dakle za primjer P-kanalnih izlaznih VFET-a, Vg ce biti nesto negativniji od Vs, cca reda velicine 0.5-0.6V. Istovremeno, suprotni VFET mora biti maksimalno iskljucen. Buduci da smo odredili vec prije da je iznos napona na Rdgu i Rdgl Vbias + Vdd u mirovanju (Vin=0), pri cemu jednake struje teku kroz Rdgu i Rdgl da bi se to postiglo, proizlazi da kod clippinga kroz jedan od Rdg otpora struja pada na 0, a kako imamo diferencijalni driver, sto naci da je zbroj struja kroz Rdgu i Rdgl konstanta, to znaci da je kod clippinga kroz onaj drugi otpor Rdg struja dvostruko veca, pa je dvostruko veci i pad napona, i iznosi 2 * (Vbias + Vdd), dakle 2Vbias + 2Vdd. U clippingu je upravo na tom VFET-u Vds=2Vdd, sto znaci da je Vgs=2Vbias, isto kao kod primjera u zajednickom source-u.
Ovdje jos treba primijetiti da izvedba slijedila za pogon gate-a VFET-a nije bez razloga takva kakva jest. Kada je na Rdg napon nula, cak i za Vds=0 (idealno vodljivi VFET) na emiteru pogonskog slijedila je napon negativniji od napona source-a VFET-a za iznos Vbe NPN tranzistora, sto je prakticno jednako padu napona u tom slucaju propusno polarizirane 'diode' koju cine G i S VFET-a, sto omogucava guranje VFET-a u rezim struje gate-a cime se drasticno smanjuje pad napona na njemu i povecava maksimalni izlazni hod (doduse po cijenu ulaza u nelinearni dio ulaznih kapaciteta). Osim toga, maksimalna struja u gate u rezimu struje gate-a je jednaka iznosu strujnog izvora Idrv, i naravno mora biti manja od najvece dozvoljene, cime se ujedno i stiti VFET. Struktura kanala (D-S) MNOGO VFET-a je izuzetno robusna za razliku od G-S diode. 9 od 10 krepanih VFETa s kojima sam imao posla imaju prekid G-S ili degradirane karakteristike radi prevelike struje G-S, a bez problema bi prezivjeli visestruko vece struje DS od dozvoljenog maksimuma, u vremenu potrebnom da se spale osiguraci u napajanju. Radi toga je ogranicavanje struje G-S presudno za robustan i pouzdan rad izlaznog stupnja s VFET-ima. Osim toga ovakva izvedba slijedila sprecava i duboko zasicenje NPN bipolaraca jer su maksimumi struje baze i emitera unaprijed odredjeni.
Pazljivi pogled na iznose napona oznacene zeleno pokazuje i ono sto je problematicno u stvarnoj realizaciji ovog sklopa - sto ako se Vop/Von, tj. na pojednostavljenim shemama lijevo, Vdd, mijenja? Buduci da driver podrazumijeva unaprijed odredjeni ili podeseni iznos Vdd, kako bi ga ukljucio u komponentu Vdg=Vin+Vbias+Vdd, svaka promjena Vdd se prenosi u Vds i time vraca sa 100%, ali ovaj puta pozitivne povratne veze u ulazni krug.
Primjerice, zamislimo da Vop ne iznosi 60V vec 61V. Buduci da se nista nije promijenilo u ulaznom krugu, na Rdgu i dalje postoji 68.6V pad napona, sto znaci da je Vds i dalje 68V. No, Vdd je sada 61V i ta promjena preko RL pokusava pomaknuti Vds gornjeg VFET-a prema istom tom iznosu, cime bi naponna source-u postao 61V, a razlika napona G-S sada vise nije 68-60=8V, vec 68-61=7V. Sjetimo se da je VFET 'depletion mode', tj. za manje napone GS je sve vise vodljiv. Drugim rijecima, struja kroz gornji i donji VFET vise ne bi bila jednaka i tocka izlaza bi se pomakla u plus, izlazni napon vise ne bi bio nula za ulazni signal jednak nuli. Ako bi se pak ista promjena dogodila na oba napona Vop i Von, izlaz bi ostao u nuli ali bi se povecala struja kroz VFET-ove, tj. povecala bi se struja mirovanja - i to ne za malo! Kako god da gledamo, promjene napona napajanja bi dakle mijenjale karakteristike izlaznog stupnja cak i uz spojenu globalnu povratnu vezu koja bi smanjila eventualni offset, no bilo kako bilo, napon napajanja bi modulirao izlazni napon unatoc ulaznom signalu - stocno ono sto ne zelimo ni u principu, iako bi prakticno puno veci problem bila velika modulacija struje mirovanja promjenom napona napajanja.
Da bi sve ostalo isto, driver bi morao jednako mijenjati struju kako bi se komponenta Vdd u padu napona na Rds ponasala jednako kao stvarni Vdd (dakle Vop ili Von, respektivno). Nesto vise o tome u slijedecem nastavku, no za sada kao rijesenje mozemo uzeti stabilizaciju napona Vdd. Tajje pristup i inace prilicno pozeljan jer se tim istim sklopovima moze osigurati korektno sekvenciranje napona napajanja da se osigura pojava bias napona prije nego sto se ukljuci napajanje izlaznog stupnja.
No, ipak cu malo nastaviti s analizom ovog problema da bi pokazao jednu jako bitnu stvar - da je ovakav sklop neprimjeren realizaciji s elementima s pentodnom karakteristikom, pogotovo onima s visokim strminama, tipa MOSFET ili jos gore bipolarni tranzistor, iz cega i slijedi zasto se u tim slucajevima upravo u praksi i koristi spoj zajednickog source-a koji je prikazan u prethodnim postovima.
Kljuc problema se upravo nalazi u tome da se promjena napona napajanja direktno prenosi u Vgs. Ovdje se treba prisjetiti jedne rijetko koristene definicije faktora pojacanja triode, mu. Konkretno, mu je odnos uticaja na struju kroz triodu gledano s G1 i gledano s anode. Pojednostavljeno, uticaj promjene Uak triode na Ik je mu puta manji od uticaja promjene Ugk na Ik. Za potrebe ove analize VFET se ponasa kompletno analogno triodi i vrijede ista pravila.
Bez da duljim analizu, za VFET u spoju zajednickog source-a promjena Vdd utice na struju VFET-a s faktorom ~gm/mu. Za spoj zajednickog drain-a, tj. slijedila, situacija je prilicno nezgodnija jer je taj faktor direktno gm, tj. strmina VFET-a. Tipicni mu za VFET ove kategorije je oko 10, no i gm je dosta zabrinjavajuci, reda >1A/V. No, ako stabiliziramo napajanje, cak i prilicno primitivni stabilizator ce smanjiti fluktuacije Vdd za faktor 100, cime se tipicna valovitost od par volti smanjuje na desetak mV, cime se toliko i modulira struja irovanja, koja je pak tipicno reda vise stotina mA, dakle sve skupa zadovoljavajuce radi, i znatno bolje od toga s malo vise truda datog izradi stabilizatora.
A kakva je situacija s tipicnim elementima s pentodnim karakteristikama? Tipican MOSFET za slicne napone i struje ima gm reda 3-4A/V a ekvivalen mu je reda nekoliko tisuca. Drugim rijecima, u spoju zajednickog source-a, uticaj Vdd na struju kroz MOSFET je reda 1 promil, dakle u praksi zanemarivo, no u spoju slijedila je 3-4A/V, pri cemu je tipicna valovitost napona napajanja cak i bez opterecenja 2-3V. Zamislite fluktuacije struje mirovanja od 8-12A
- posve neupotrebljivo. Stabilizacija napona je naravno i dalje rijesenje no treba se potruditi za barem 3-4 puta bolji rezultat. U praksi ovakav sklop uopce ne bi mogao raditi bez stabilizacije napona jer je tipicna valovitost, pogotovo s opterecenjem, veca od opsega napona Vgs MOSFETa od potpuno nevodeceg do potpuno vodeceg (sa strujom daleko iznad dozvoljene) stanja.A sto s bipolarcima? Tipicni bipolarci s dodanim emiterskim otporima (koji bi bili neizostavni) i dalje imaju strmine reda nekoliko desetaka A/V, za vece tranzistore ni trocifrene vrijednosti nisu nemoguce. Ekvivalent mu iznosi 4-5 cifrenu brojku. Dakle, u spoju zajednickog source-a, struje mirovanja prakticno uopce ne ovise o Vdd, pa moze biti posve nestabiliziran, a u spoju slijedila cak i uz stabilizaciju napona moze doci do promjena struje mirovanja vecih od zeljenog iznosa, sto znaci da je sklop cak i tako prakticki neupotrebljiv, a bez regulacije je u praksi nemoguc.
Pogledajmo reda radi i cijevi - strmina je ovdje tipicno reda velicine nekoliko desetaka mA/V po cijevi. No, tipicna aplikacija ovakvog sklopa je u OTL pojacalu, gdje ce tipicno biti nekoliko cijevi u paraleli (osim mozda u slucaju 6S33S u skrtoj izvedbi), no i tada pricamo o iznosima reda nekoliko stotina mA/V, sa prilicno velikim strujama mirovanja. I ovdje je mu pentoda vrlo visok pa spoj zajednicke katode s pentodama inherentno ima stabilnije radne uvjete, ali niti s triodama situacija nije toliko problematicna zbog relativno niskog gm i tipicno takodjer niskog mu (naime, rp, mu i gm su vezani pa se radi postizanja cim nizeg rp i viseg gm, mu ispada uvijek prilicno nizak, tipicno 2-4). Upravo radi ovakve situacije se obje verzije (common K i common A) mogu vidjeti u OTL-ima no u poluvodickoj tehnici (koja je danas vecinom posve neupoznata s VFET/SIT-ovima) prakticki se pojavljuje samo common source / emitter verzija, jednostavno zato jer je izvedba sa slijedilom u praksi toliko komplicirana da se ne moze izbjeci postavljanje pitanja o pouzdanosti i stabilnosti.
Teoretski, 'beskonacni' mu i visok gm bipolarca i MOSFET-a uz aplikaciju povratne veze rezultira u spoju zajednickog emitera/source-a s izlaznim otporom koji je prakticno jednak onom slijedila, no u praksi se tome moguce pribliziti jedino lokalnom NPV schade tipa a da se koliko-toliko jednostavno osigura stabilnost sklopa za prgavo opterecenje tipa zvucnik.
VFET verzija sama po sebi radi triodnih karakteristika ima 'ugradjeni shade' i osigurava pomak prema tom rezimu rada slicnijem slijedilu - za razliku od elementa s pentodnim karakteristikama gdje je izlazni je napon direktno ovisan o opteretnoj impedanciji, relativno nizak mu i rp kod VFET-a u praksi znaci da je izlazni napon tipicno 50% ili manje ovisan o opteretnoj impedanciji, i tim manje cim je opteretna impedancija veca, tocno obrnuto od pentoda - tako je situacija znacajno poboljsana u startu. No, relativno nizak mu cak ni uz 100% schade NPV (to bi bio sklop ekvivalentan tzv. anodnom slijedilu s triodom) ne uspijeva postici izlazni otpor jednak onom slijedila, no moze se tome prilicno probliziti (u konkretnom slucaju na oko 80-90%).
). Dio sheme oko gornjeg Pfeta moze se gledat i ka Schadeizirani stupanj di je Schadeizacija ostvarena otpornikom Rdgu preko tampon NPN slidila a kako su svi otpori koje koje taj otpornik vidi na svom livom kraju (unutrasnji otpor Pmos diferencijala, dinamicki otpor CCSa i ulazni otpor slidila) bitno veci od njega onda ce i Schadeizacija bit gotovo 100 %-na. Barem na nizim frekvencijama.
Pogotovo kad je vec doslo do stadija di se vec neki konkretni obrisi pocinju nazirati. Pustimo zajebanciju, ono ca san napisal da mislin da sklop do koga si dosad dosal ima poprilicno potencijala nisan napisal iz nikakve ljubaznosti nego zato ca stvarno smatram da bi tako moglo bit. Sad, oces li imat volje i vrimena da to dovedes barem do probnog modela cije bi mjerenje to potvrdilo, odluka je na tebi.